当Stratix GX器件中使用锁相生成的67.5 MHz时钟时,Quartus II Fitter报告错误

当您在针对Stratix GX器件的SDI-SD MegaCore中使用锁相频率为67.5 MHz的时钟输入时,Quartus II Fitter报告错误。

此问题影响所有Stratix GX SDI-SD MegaCore功能,PLL生成的时钟输入频率为67.5 MHz。

该设计无法安装在器件中。

解决/修复方法

将输入时钟设置为29.7 MHz频率,以便PLL生成输出时钟频率至74.25 MHz。

此问题将在SDI MegaCore功能的未来版本中修复。

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提问于 2018-08-06 16:47:59 +0800

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