为什么Quartus II软件版本4.0允许在Stratix器件的CLK [1,3,4,5,6,7,8,10,12,13,14,15]输入引脚上进行弱上拉电阻分配,提供编译错误?

Stratix®器件的任何CLK [0..15]输入引脚均不支持弱上拉电阻选项。该项目将在Quartus®II软件版本4.0中编译,并在Assignment Editor中定义了弱上拉电阻分配,但器件中没有任何连接,从CLK [0..15]输入引脚到弱上拉电阻。
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提问于 2018-08-06 16:47:48 +0800

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