为什么在使用基于UniPHY的内存控制器的derive_pll_clocks时会看到报告的时序问题?

由于Quartus®II13.0 SP1中带有补丁1.dp5的问题,当满足以下条件时,您将在编译的Fitter 阶段观察到某些警告消息以及TimeQuest时序分析器中的报告DDR问题:

  • 在使用基于UniPHY的宏功能生成的.sdc文件之后,在Synopsys设计约束( .sdc )文件中调用derive_pll_clocks
  • 基于UniPHY的DDR2或DDR3内存控制器,使用以下频率范围:

器件

记忆频率(MHz)

Cyclone®VE / GX / GT

250 <= f <= 400

Arria®VGX / GT

250 <= f <450

使用TimeQuest时序分析器进行静态时序分析时,可能会出现以下警告:

Warning (332088): No paths exist between clock target "< variation name >|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk" of clock "< variation name >|altera_pll_i|general[0].gpll_afi_clk" and its clock source. Assuming zero source clock latency.

解决/修复方法

要解决此问题,请下载并安装以下修补程序。必须为下面的补丁安装Quartus II软件版本13.0 SP1补丁1.dp5才能正常运行。

必须重新生成EMIF IP,并在成功安装上述补丁后重新编译设计。

此问题将在Quartus II软件的未来版本中修复。

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提问于 2018-08-06 16:46:33 +0800

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