在Cyclone系列FPGA上实现的PCI接口上应该考虑减少同步开关噪声(SSN)?

有SSN的考虑,使当从输出目标PCI接口变为高阻抗(Hi-Z)的地址/数据(AD)总线,气旋®系列器件上。

例如,如果充当目标PCI器件的Cyclone系列器件将AD总线从高电平驱动为低电平(或从低电平变为高电平),并在此之后的短时间内(几纳秒),则输出使能(OE)信号从高电平变为高电平( 出)到低(高Z) 的FPGA将禁用输出驱动器之前出现,以输出短脉冲。

在这种情况下,AD总线上的信号可能以大振幅振铃,因为AD总线在脉冲注入后立即进入高阻抗状态。

如果时钟输入引脚附近的多个AD信号振铃,则可能与时钟输入引脚串扰,目标FPGA可能捕获错误的时钟边沿。

解决/修复方法

以下是避免这种情况的两种可能的解决方法。

1.提前切换OE信号,以便在AD总线切换之前OE变为低电平。

2.当OE从高电平变为低电平时,防止AD总线翻转。

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提问于 2018-08-06 16:45:15 +0800

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