确定性延迟PHY IP核在Cadence NC-Sim中无法进行VHDL仿真

在Cadence®NC-Sim®中使用VHDL进行仿真时,确定性延迟PHY IP内核的13.0Quartus®II软件版本失败,因为在Verilog顶层和生成的VHDL之间设置了错误的参数序列。 Cadence NC-Sim中的Verilog仿真不受影响。

解决/修复方法

13.0 Quartus II软件版本没有解决方法。您必须使用较新的版本来在Cadence NC-Sim中仿真VHDL。

此问题已在13.1 Quartus II软件版本中修复。

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提问于 2018-08-06 16:44:46 +0800

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