带硬核存储控制器的Arria V和Cyclone V设计不支持VHDL Postfit仿真

此问题会影响使用硬核存储控制器的DDR2,DDR3和LPDDR2产品。

包含硬核存储控制器的Arria V和Cyclone V设计不支持VHDL postfit仿真。由于未连接的端口,您将遇到VHDL细化错误。

解决/修复方法

此问题的解决方法是使用Verilog postfit仿真。

此问题将无法解决。

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-08-04 18:49:38 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它