用于PCI Express IP核信号的Stratix V Avalon-MM硬IP在每个周期启用多个数据包时发生变化

在Quartus II软件的12.0版本中,如果在Stratix V Hard IP for PCI Express IP Core GUI中每个周期启用多个数据包 ,则以下顶级端口从一位变为两位: rx_st_validrx_st_errtx_st_validtx_st_errBit 1 of each two-bit vector applies to the upper two qwords of data. Bit 0 of each vector applies to the lower two qwords of data. The Stratix V Hard IP for PCI Express User Guide defines these ports as one bit.

解决/修复方法

此问题已在Quartus II软件的12.0 SP1版本中修复。

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提问于 2018-08-04 18:47:50 +0800

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