为什么在Quartus II 12.0SP2中基于DDR3 UniPHY的控制器中avl_ready已经很低?

在Quartus®II软件版本12.0SP2中,对Stratix®V中工作在533MHz以上且在Arria®V中工作在450MHz的DDR3控制器启用DQS跟踪。启用DQS跟踪时,会创建一个序列发生器跟踪管理器(sequencer_trk_mgr.sv)来控制跟踪。 sequencer_trk_mgr.sv文件中存在一个问题,其中cfg_num_dqs信号仅为3位,并且最多可支持7个DQS组。对于64位(8个DQS组)或128位(16个DQS组)的DDR3接口,定序器轨道管理器将锁定,导致Avalon总线就绪信号avl_ready保持低电平。

解决/修复方法

要防止avl_ready陷入低位,请执行以下解决方法:

  1. 在文本编辑器中打开sequencer_trk_mgr.sv文件
  2. 搜索cfg_num_dqs并更改声明:
    logic [2:0] cfg_num_dqs;
    logic [AVL_DATA_WIDTH - 1:0] cfg_num_dqs;
  3. 重新编译设计。 EMIF调试工具包应该无需挂起即可运行。

Quartus II软件版本12.1修复了这个问题。

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-08-04 18:47:46 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它