错误(10228):lvds_rx_lvds_rx.v(49)处的Verilog HDL错误:模块“lvds_rx_accum”不能多次声明

当在Arria®V器件中实现具有2个以上通道的外部Altera_PLL和动态相位对齐(DPA)的ALTLVDS_RX IP时,您可能会在Quartus®II13.1及更高版本中看到此错误。

解决/修复方法

要解决此问题,首先要完成使用外部PLL模式实现ALTLVDS_RX和ALTLVDS_TX的步骤,如相关解决方案中所述。

然后,在Quartus II软件中运行Analysis and Synthesis之后,将lvds_rx_lvds_rx模块从文件db / lvds_rx_lvds_rx.v的内容复制到lvds_rx.v文件中。
这会将模块lvds_rx_lvds_rx添加到lvds_rx.v文件中。

确保所有出现的rx_dpaclock都是8位,并且rx_dpaclock的所有连接也是正确的,例如,
.dpaclkin(rx_dpaclock),
代替:
.dpaclkin({8 {rx_dpaclock}}),

该问题将在Quartus II软件的未来版本中修复。

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提问于 2018-08-04 18:47:42 +0800

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