将aclr与rdclk和wrclk同步会导致连接到MLAB的DCFIFO IP中的恢复时序违规

如果您的设计使用MLAB作为RAM块类型并且您选择添加电路以在双时钟FIFO(DCFIFO)IP参数编辑器GUI中将aclr 与wr / rdclk选项同步,则读时钟域同步的aclr信号错误地连接到顶部 -电平aclr信号,而不是连接到MLAB的clr信号。

此问题影响的Quartus®首相标准版软件和Quartus总理专业版软件。

解决/修复方法

在DCFIFO IP参数编辑器GUI中,不是选择添加电路来使用wr / rdclk选项同步 aclr,而是创建自己的复位同步器。

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提问于 2018-08-04 18:47:24 +0800

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