乘法器优化可能导致综合中的信号宽度不匹配

乘法器优化可能导致信号位宽不匹配和综合中的VHDL错误。乘法器直接输入到输出端口的原始子系统。当您在Quartus II软件中编译综合时,会发出以下形式的错误:

Error: Actual width (34) of port "q1" on instance "<model>:<submod>" is not compatible with the formal port width (30) declared by the instantiated entity

这是因为输出信号小于预期,因为乘法器优化没有传播到固定宽度的实体(通常是子系统边界或其他固定宽度的块)。

解决/修复方法

使用ModelPrim库中的Convert块在乘法器的输出上显式设置所需的信号格式。此问题将在DSP Builder高级模块组的未来版本中修复。

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提问于 2018-08-04 18:47:20 +0800

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