为什么在源同步补偿模式下由PLL驱动的数据总线存在偏差?

在Quartus®II软件版本6.1至7.1 SP1中,当您使用源同步补偿时,Quartus II软件会自动将补偿数据路径位的IOE输入寄存器延迟设置为“0”。但是,数据总线中其余位的IOE输入到寄存器延迟的默认设置是最大设置。因此,补偿位具有与总线其余部分不同的定时延迟。

要查看您是否受此问题影响,请在“编译”报告中检查延迟设置。在Fitter下的资源部分中,打开延迟链摘要。验证总线中每个位的延迟是否设置为“0”。如果延迟设置为非零,则使用Assignment Editor将“从引脚到输入寄存器的输入延迟”设置为“0”,以便在源同步补偿模式下由PLL计时的所有受影响的总线位。

从Quartus II软件7.2开始修复此问题。 PLL源同步补偿适用于由PLL的补偿输出馈送的所有输入,您无需更改输入寄存器延迟设置。

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提问于 2018-08-04 14:38:08 +0800

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