在Stratix V GX或Arria V GZ器件上使用低延迟或Native PHY,10G PCS Basic模式时,为什么会看到过多的接收器延迟?

在以下条件下,在Stratix®VGX或Arria®VGZ器件上使用低延迟或Native PHY,10G PCS Basic模式时,您可能会看到过多的接收器延迟:

  • 选择位滑动作为字对齐模式
  • 变速箱比率配置为66:40,64:32或50:40

对于上面的收发器PHY配置,如果rx_bitslip端口切换超过FPGA结构接口宽度-1次,则往返环回延迟可能会增加1-23个额外的并行时钟周期。

解决/修复方法

要解决此问题,对于上面的收发器PHY配置,不应将rx_bitslip端口切换超过FPGA架构接口宽度-1倍。

Altera建议将rx_bitslip脉冲分开至少20个并行时钟周期,以解决收发器PCS流水线延迟问题。

另一种解决方法是在Native PHY上使用rx_clkslip函数。

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提问于 2018-08-04 14:35:32 +0800

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