错误:pcie_hard_ip_0_pcie_bfm_0:altera_pcie_bfm_qsys不支持VHDL Simulation的生成。生成适用于:Verilog Simulation,Quartus Synthesis

当您尝试为Qsys下的PCIExpress®的Stratix®IVIP编译器生成VHDL测试平台时,可能会遇到此错误。

解决/修复方法

要避免此错误,请使用Verilog HDL作为测试平台。 VHDL测试平台不适用于Stratix IV设计。

此问题未安排修复。

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提问于 2018-08-04 14:34:44 +0800

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