altera.com上的SerialLite II设计实例是否支持VHDL?

altera.com上的SerialLite II IP内核的设计示例( http://www.altera.com/support/examples/interfaces-peripherals/exm-seriallite-stratix-v.html )仅支持verilog仿真。如果您在VHDL中仿真设计示例,则可能会遇到问题。

解决/修复方法

没有提供解决方法。您必须参考altera.com上现有的Verilog HDL设计示例来创建您自己的VHDL仿真。

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-08-04 14:34:30 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它