当我在ALTMULT_ACCUM（VerilogXL）中运行时序仿真时，为什么输出为“未知”？

修改标题

在使用VerilogXL的流水线ALTMULT_ACCUM宏功能中运行时序仿真时，您可能会得到“未知”输出。由于N个寄存器，N级流水线累加器将延迟N-1个时钟周期延迟。例如，“a”和“b”是流水线累加器的输入。如果在测试平台中使用累加器之前没有初始化非X的“a”和“b”表示N-1个时钟周期，则“X”将永久卡在累加器中。

解决方法：在使用累加器之前，将输入初始化为N-1个时钟周期的“已知”值。