在使用Quartus II软件版本12.0时,为什么在仿真Stratix V GX器件中的10GBASE-R PHY IP期间,xgmii_rx_dc [71:0]和xgmii_rx_clk信号未与rx_coreclkin同步?

由于Quartus II软件版本12.0的10GBASE-R PHY仿真模型中存在错误,xgmii_rx_dc [71:0]和xgmii_rx_clk信号未与rx_coreclkin同步。

解决/修复方法

要解决此问题,您应该使用以下方法使用未加密的10GBASE-R PHY仿真模型。

  1. 使用文本编辑器打开<instance_name> _sim \ altera_xcvr_10gbaser文件夹中的altera_xcvr_10gbaser.sv System Verilog文件。
  2. 添加以下示例中注释的行:
    sv_xcvr_10gbaser_nr#(
    .nu​​m_channels(num_channels),
    .operation_mode(operation_mode),
    .sys_clk_in_mhz(mgmt_clk_in_mhz),
    .ref_clk_freq(ref_clk_freq),
    .rx_use_coreclk(rx_use_coreclk), //添加此行
    .pll_type(pll_type),
    .RX_LATADJ(rx_latadj),
    .TX_LATADJ(tx_latadj))
  3. 打开<Instance_name> _sim \\ mentor文件夹中的msim_setup.tcl文件。
  4. 在路径中注释掉“导师”的所有行。

要在混合语言仿真中使用更新的System Verilog仿真模型,您需要混合语言的Model-Sim许可证。

此问题将在Quarrtus II软件的未来版本中修复。

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-08-04 14:33:49 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它