针对Stratix V器件系列的10GBASE-R PHY v12.0宏功能不能正确生成rx_use_coreclk参数

针对Stratix V器件的10GBASE-R PHY v12.0宏功能不能正确生成rx_use_coreclk参数;生成的HDL文件未将rx_use_coreclk参数传递给sv_xcvr_10gbaser_nr实例。

解决/修复方法

更新生成的HDL文件以传递参数。对于在System Verilog中生成的文件,请添加以下示例中注释的行:

sv_xcvr_10gbaser_nr #( .num_channels (num_channels ), .operation_mode (operation_mode ), .sys_clk_in_mhz (mgmt_clk_in_mhz ), .ref_clk_freq (ref_clk_freq ), .rx_use_coreclk (rx_use_coreclk ), //add this line .pll_type (pll_type ), .RX_LATADJ (rx_latadj), .TX_LATADJ (tx_latadj) )xv_xcvr_10gbaser_nr_inst(

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提问于 2018-08-04 14:32:09 +0800

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