使用PFL IP内核时,pfl_nreconfigure信号被拉低后,FPGA配置会立即启动吗?

当并行闪存加载(PFL)IP核心在MAX®II,MAX V或MAX 10点的器件被实现,拉动输入pfl_nreconfigure低将导致输出fpga_nconfig发送一个低电平脉冲到FPGA的nCONFIG管脚,以复位器件。但是,FPGA配置仅在释放pfl_nreconfigure时开始。

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-08-04 14:29:49 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它