PHY时钟树不是由最佳PLL输出计数器驱动的

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此问题的解决方法是使用QSF分配来约束PLL输出计数器，如下所示：

set_location_assignment <PLL计数器位置> - 到<PLL输出信号>

要查找<PLL计数器位置>和<PLL输出信号>，请按以下步骤操作：

1. 在Quartus II软件中编译设计。
2. 使用RTL Viewer中的Find或Netlist Navigator工具查找PLL。
3. 在RTL Viewer中打开设计。
4. 右键单击所需的GENERIC_PLL实例，然后从“ 定位”菜单中选择“ 在芯片规划器中定位” 。
5. Chip Planner显示PLL输出计数器，其中放置了通用PLL实例。选择PLL输出计数器，以在“ 节点属性”窗口中查看其属性，模式和值。
6. PLL output signal是全名属性的值，location属性的值是当前使用的计数器的PLL计数器位置。找到所需的PLL计数器位置。 PHY时钟必须由计数器0-3或14-17驱动，计数器0-3或14-17始终是布局图中的前四或后四位计数器，具体取决于FFPLL的方向。两个计数器中只有一个可以驱动PHY时钟树的每个输入：
phy_clkbuf[0]: 0, 17 phy_clkbuf[1]: 2, 15 phy_clkbuf[2]: 1, 16 phy_clkbuf[3]: 3, 14

为获得最佳性能，PHY时钟应由计数器0-3或计数器14-17驱动。您可能必须将所选元件从FFPLL_*更改为PLLOUTPUTCOUNTER_*以查看每个计数器的PLL计数器位置。

以下说明了QSF分配示例：

set_location_assignment PLLOUTPUTCOUNTER_X81_Y91_N1 -to qdrii_example|dut_if0:if0|dut_if0_pll0:pll0|pll_mem_phy_clk pll_mem_phy_clk�

此问题将在以后的版本中修复。