为什么Stratix II,HardCopy II或Cyclone II器件PLL中的相移设置没有在Quartus II 5.0 SP1及更早版本中编译的设计中正确实现?

当使用Stratix®II和HardCopy®II器件快速PLL和Cyclone®II器件PLL中提供的VCO后缩放2分频计数器(k)时,Quartus®II软件5.0 SP1及更早版本正在设置对应于某些PLL相位的配置位错误地移位。这可能导致PLL失锁并且输出时钟频率不正确或由GND驱动。此问题仅影响较低的VCO频率范围,即Stratix II和HardCopy II器件快速PLL中的150-520MHz和Cyclone II器件PLL中的300-500MHz。

如果可能,您可以通过对Cyclone II器件使用高于500MHz的VCO频率或对Stratix II和HardCopy II器件使用520MHz来解决此问题。

对于Quartus II软件5.0 SP1,您可以安装补丁 1.21。

Quartus II软件5.1中修复了这个问题。

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提问于 2018-08-04 14:22:06 +0800

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