有关dm_delayed信号的DDR,DDR2,DDR3 SDRAM高性能控制器生成的测试平台有什么问题吗?

Altera®Quartus®II软件和DDR,DDR2,DDR3 SDRAM高性能控制器IP版本7.0到9.1的Megawizard生成测试平台使用由在测试平台中定义的一个时间单位延迟dm_delayed信号。需要从testbench文件中取出延迟。

此问题将在Quartus II软件和IP的未来版本中得到纠正。

要解决此问题,请在测试平台和下面的语句中搜索dm_delayed:

wire [gLOCAL_DATA_BITS / DWIDTH_RATIO / gMEM_DQ_PER_DQS - 1:0]#(GATE_BOARD_CLK_DELAY * 1 + 1)dm_delayed;

wire [gLOCAL_DATA_BITS / DWIDTH_RATIO / gMEM_DQ_PER_DQS - 1:0] dm_delayed;

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-08-04 14:21:11 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它