错误:ATX PLL参数'output_clock_frequency'设置为非法值

如果将高精度(小数位数)收发器refclk和datarate输入Stratix®VGX器件上的收发器PHY MegaWizard™,您可能会看到以下错误。

错误:ATX PLL参数'output_clock_frequency'设置为非法值

该错误是由Quartus®II软件版本12.1sp1及更早版本中的合法性检查错误引起的。

解决/修复方法

要解决此问题,可以降低收发器PHY MegaWizard中refclk和datarate的精度。收发器Tx PLL和CDR的带宽将支持您的实际要求。

此问题将在Quartus II软件的未来版本中修复。

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提问于 2018-08-03 22:21:53 +0800

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