由于未声明的变量导致的VIP时钟视频输出(CVO)内核的Quartus II编译失败

由于未声明的变量,Quartus II软件编译了VIP CVO核心的故障。

仅当启用了视频输入和输出使用相同的时钟选项时,受影响的配置才会发生。

设计影响

Error (10207): Verilog HDL error at alt_vipitc111_IS2Vid.v(934): can't resolve reference to object “rst_vid_clk_reg Error (10207): Verilog HDL error at alt_vipitc111_IS2Vid.v(934): can't resolve reference to object “rst_vid_clk_reg 。客户无法在Quartus II软件中成功编译内核。

解决/修复方法

  1. 打开源文件alt_vipitc111_IS2Vid.v文件。您可以在QUARTUS_ROOTDIR/../ip/altera/clocked_video_ip/src_hdl下找到此文件。
  2. 打开文件,然后转到第934行或包含以下“ .aclr(rst_vid_clk_reg) ”SDI配置的行。
  3. 通过删除“ _reg ”来编辑此行,使该行为“ /aclr(rst_vid_clk )”
  4. 运行并编译

此问题将在VIP MegaCore功能的未来版本中修复。

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提问于 2018-08-03 22:12:48 +0800

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