针对Arria V GZ器件的9.8G CPRI IP核变化无法实现时序收敛

采用Arria V GZ器件的CPRI线路速率为9.8 Gbps的CPRI IP内核无法通过默认的Quartus II Fitter设置实现时序收敛。具体而言,它们在PCS-PLD路径上遇到保持时间违规,并且在PLD-PCS路径上遇到设置时间违规。

解决/修复方法

要获得更好的时序收敛结果,请执行以下操作:

  • 要避免PCS-PLD路径上的保持时间违规,请通过添加以下分配,在Quartus II Fitter设置中关闭沿此路径的寄存器打包:
  • set_instance_assignment -name AUTO_PACKED_REGISTERS_STRATIXII OFF -to *gen_cpri_rx*buf_wr_data*

    set_instance_assignment -name AUTO_PACKED_REGISTERS_STRATIXII OFF -to *gen_phy_loop*buf_wr_data*

  • 要避免PLD-PCS路径上的建立时间违规,请将set_max_delay分配添加到过度set_max_delay时序。

此问题将在CPRI MegaCore功能的未来版本中修复。

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提问于 2018-08-03 22:12:17 +0800

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