错误:(vsim-3033)./../submodules/ <ip_name> _modular_adc_0.v(26):'实例化' <ip_name> _modular_adc_0_control_internal'失败了。找不到设计单位。

由于MAX®10模块化ADC IP VHDL仿真设置存在问题,因此会生成错误的模型。

启动VHDL仿真时会发出此错误消息,这是由于在自动生成的VHDL仿真模型中使用了错误的模块名称而发生的。

解决/修复方法

要解决此问题,请使用Verilog HDL仿真模型。

MAX 10模块化ADC IP不支持VHDL仿真。

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提问于 2018-08-02 13:53:52 +0800

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