为什么我不能将英特尔®Stratix®10分区放在EMIF / PHY Lite / LVDS接口的I / O Bank旁边,在另一个项目中导出和重用?

由于英特尔®Quartus®PrimePro软件版本18.0或更早版本中存在问题,当一个分区位于一个项目(或开发人员项目)中与EMIF / PHY Lite / LVDS接口相邻的行时钟区域中时,可以使用将QDB_FILE_PARTITION分配到另一个项目(或进入消费者项目),您将看到以下内部错误:

内部错误:子系统:LAB,文件:/ quartus/legality/lab/lab_nd_config_creator_module.cpp,行:1006

  • 由图中绿框定义的时钟扇区。 1
  • 行时钟区域是半时钟扇区宽,并且一个LAB行高由图中的红色虚线框表示。 1
    • 在使用者项目中,如果重用的分区在此区域中有一个位置,您可能会看到上面的内部错误。
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提问于 2018-08-02 13:48:23 +0800

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