当我使用带有--verilog_macro命令行参数的quartus_map时,为什么Quartus II软件不能正确地综合我的设计?

由于Quartus®II7.0及更早版本中的问题,此命令在第一次运行quartus_map时正常工作,但如果在两次综合迭代之间更改Verilog宏的值,则不会产生正确的结果。

从Quartus II软件7.1开始修复此问题。

您可以使用quartus_map --verilog_macro命令行参数在综合设计期间传递Verilog宏的值。例如,您可以在设计中创建一个名为`intf_width的宏,而无需在源文件中定义宏,并在编译期间使用以下命令将有效值传递给宏:

quartus_map <项目名称> --verilog_macro =“intf_width = 8”

要在7.0或更早版本中避免此问题,请在Verilog头文件中包含设计中使用的所有宏,并将此文件添加到项目文件列表中。每当您想要更改特定宏的值时,请编辑此文件,而不是使用--verilog_macro选项和quartus_map命令更改值。

或者,您可以删除项目的/ db目录,这会强制完全重新编译您的设计。

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提问于 2018-08-02 13:40:50 +0800

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