PlanAhead 12.2发行说明

描述

本答复记录列出了ISE Design Suite 12.2版本中PlanAhead工具的已解决和已知问题。

每个已知问题都包含指向另一个答复记录的链接,其中包含有关该问题的其他信息。

已解决的问题:

(Xilinx答复33800) 11.4 PlanAhead - 使用std_logic_vector(0:0)进行精化。

(Xilinx答复34872) 12.1 PlanAhead - 错误[HD-EDIFIN 6]不支持的构造在linexx之上

(Xilinx答复34870) 12.1 PlanAhead - 错误:sim - 此核心仅在Windows 32位操作系统上受支持

(Xilinx答复35394) 12.1 PlanAhead - 如果从另一个位置复制,则无法从PlanAhead重新生成MIG核心

(Xilinx答复35393) 12.1 PlanAhead - 当RTL无法详细说明时,显示为灰色和空白

(Xilinx答复35390) 12.1 PlanAhead - 多次单击保存时挂起

(Xilinx答复35743) 12.1 PlanAhead - PlanAhead的BIVB DRC错误不正确

(Xilinx答复36372) 12.1 PlanAhead - DIFF_SSTL15_T_DCI IOstandard上报告的DRC错误

(Xilinx答复35991) 12.1 PlanAhead - 更改成本表后不显示“应用”按钮

已知的问题:

(Xilinx答复36249) 12.1 PlanAhead - 无法将默认IO标准打印到ucf;

(Xilinx答复36640) 12.1 PlanAhead - 选择“不再显示此内容”后,为什么我的错误不会被置于最前面?

(Xilinx答复34793) 12.1 PlanAhead - 在RTL项目中使用网表作为顶级综合

(Xilinx答复36643) 12.1 PlanAhead - 重新打开项目时,项目设置中的IP目录位置更改不适用

(Xilinx答复36461) 12.1 PlanAhead - “Make Diff Pair”不适用于RTL项目

(Xilinx答复35917) 12.1 Virtex-6 PlanAhead - 当我导入放置时,BUFGDLL不是受支持的原语

(Xilinx答复34869) 12.1PlanAhead - 我们如何更改CORE Generator项目选项?

(Xilinx答复36251) 12.1 PlanAhead - 为什么我允许更改输入端口上的Slew和Drive属性?

(Xilinx答复35397) 12.1 PlanAhead - PlanAhead无法将KEEPER设置为Spartan器件的I / O端口

(Xilinx答复36196) 12.1 PlanAhead - “项目设置”对话框无法在路径中保留反斜杠

(Xilinx答复34878) 12.1 PlanAhead - 错误:[HD-UCFReader 1]无法识别的符号\ / leaf_2 \ / cont_ram \ / v16384x72 / BU2132

(Xilinx答复36197) 12.1 PlanAhead - 在FPGA编辑器中更改.ncd文件并不表示实现已过时

(Xilinx答复34876) 12.1 PlanAhead - “RTL I / O PLanner视图” loc约束的错误

(Xilinx答复36036) 12.1 EDK - 当EDK子模块中有ICON时,PlanAhead / ChipScope软件流程中断

(Xilinx答复32378) 12.1 PlanAhead - PlanAhead支持哪些综合工具?

(Xilinx答复36363) 12.1 PlanAhead - 更改差分对上的I / O属性时,更改仅反映在主站上

(Xilinx答复36242) 12.1 PlanAhead - 在PlanAhead中运行综合时,如何手动设置XST的HDL编译顺序?

(Xilinx答复36641) 12.1部分重新配置PlanAhead - 未应用RM为黑盒时加载的RM逻辑的约束
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提问于 2018-07-31 17:57:09 +0800

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