7系列FPGA设计助手 - 在7系列FPGA中设计时钟结构

描述

7系列时钟结构由CMT瓷砖组成;每个包含一个混合模式时钟管理器(MMCM),一个PLL和一个移相器块。为了在整个器件中路由时钟,可以使用不同的缓冲区类型。必须使用具有时钟功能的输入将时钟带入器件。此答复记录包含有关为7系列FPGA设计时钟结构的信息。

注意:此答复记录是Xilinx 7系列FPGA解决方案中心(Xilinx答复46370)的一部分 。 Xilinx 7系列FPGA解决方案中心可用于解决与7系列器件相关的所有问题。无论您是使用7系列FPGA开始新设计还是解决问题,都可以使用7系列FPGA解决方案中心来指导您获取正确的信息。

MMCM

7系列器件系列中提供的混合模式时钟管理器(MMCM)允许您执行以下操作:

  • 掉电模式
  • 频率综合
  • 输入时钟切换
  • 分数除法
  • 动态相移

PLL

7系列器件系列中的PLL具有许多与MMCM相同的功能,但有以下不同之处:

  • 更高的最小和最大VCO频率范围
  • 没有分数
  • 没有动态相移
  • 用于PLL的6个输出时钟(O0到O5)而不是MMCM的7个(O0到O6)
  • 没有四个输出时钟的补码输出

移相器

CMT磁贴中的移相器块与存储器接口一起使用。仅使用存储器接口生成器(MIG)工具支持此块。有关MIG的更多信息,请参见MIG解决方案中心(Xilinx答复34243)

使用时钟向导

在您的设计中使用MMCM或PLL时,Xilinx建议您使用CORE Generator软件中提供的时钟向导,使用易于使用的向导帮助您根据需要生成MMCM / PLL。有关此向导的更多信息,包括如何访问时钟向导,请参阅(Xilinx答复46504)

时钟缓冲器

如果要通过启用或选择信号设置时钟区域或控制时钟使用,可以在器件内使用各种缓冲区选项。有关7系列器件系列中可用缓冲器类型的更多信息,请参阅(Xilinx答复46505)

具有时钟功能的输入

必须将外部用户时钟带入称为时钟输入的差分时钟引脚对的FPGA中,以保证上述各种时钟结构的时序。有关更多信息和引脚布局规则,请参阅7系列FPGA时钟资源用户指南 (UG472)中的“可支持时钟的输入”一节: http//www.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf


时钟连接

有关时钟连接规则和限制的完整列表,请参阅7系列FPGA时钟资源用户指南 (UG472)中的“时钟连接摘要”部分:

http://www.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf

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提问于 2018-07-31 15:11:30 +0800

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