MIG 7系列 - QDRII +设计缺少读取数据路径的PHASER_OUT约束

描述

找到版本 :v1.4
已解决的版本和其他已知问题:请参阅(Xilinx答复45195)

以前,在MIG 7系列v1.2中,读数据库需要由CQ#驱动的PHASER_OUT来驱动CLOG输入到UG586中图2-30所示的ILOGIC

从MIG 7系列v1.3开始,CPT_CLK_CQ_ONLY参数被添加并默认设置为TRUE,这会更改CQ / CQ#功能,以便在读取数据库中不再需要PHASER_OUT,并且它们现在对应的放置约束从UCF中删除。

在MIG 7系列v1.4中,存在一个已知问题,即无论CPT_CLK_CQ_ONLY设置为什么,PHASER_OUT仍然被启用和使用,并且在某些情况下可能发生以下错误:

错误:[Place-370]找到了一个无约束的Phaser实例。必须将Phaser实例及其关联的I / O逻辑LOC限制在合法站点位置才能成功放置。检查是否正确使用了所有核心约束,或者为以下实例手动添加LOC约束。
无约束的Phaser实例:
Inst'u_qdr_a_14 / u_qdr_phy_top / u_qdr_rld_mc_phy / qdr_rld_phy_4lanes_2.qdr_rld_phy_4lanes / qdr_rld_byte_lane_D.qdr_rld_byte_lane_D / PHASER_OUT_inst.phaser_out'

这是PHASER_OUT不受UCF限制的结果。

要解决该错误,用户必须手动将缺少的PHASER_OUT约束添加到UCF中,例如:

INST“* / qdr_rld_phy_4lanes_1.qdr_rld_phy_4lanes / qdr_rld_byte_lane_D.qdr_rld_byte_lane_D / PHASER_OUT_inst.phaser_out”
LOC = PHASER_OUT_PHY_X1Y15;
INST“* / qdr_rld_phy_4lanes_1.qdr_rld_phy_4lanes / qdr_rld_byte_lane_C.qdr_rld_byte_lane_C / PHASER_OUT_inst.phaser_out”
LOC = PHASER_OUT_PHY_X1Y14;
INST“* / qdr_rld_phy_4lanes_1.qdr_rld_phy_4lanes / qdr_rld_byte_lane_B.qdr_rld_byte_lane_B / PHASER_OUT_inst.phaser_out”
LOC = PHASER_OUT_PHY_X1Y13;
INST“* / qdr_rld_phy_4lanes_1.qdr_rld_phy_4lanes / qdr_rld_byte_lane_A.qdr_rld_byte_lane_A / PHASER_OUT_inst.phaser_out”
LOC = PHASER_OUT_PHY_X1Y12;
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提问于 2018-07-31 15:08:55 +0800

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