7系列FPGA设计助手 - 解决常见的时钟问题

描述

答复记录有助于指导您解决7系列FPGA设计中的时钟常见问题。

注意:本答复记录是Xilinx 7系列FPGA解决方案中心(Xilinx答复46370)的一部分 。 Xilinx 7系列FPGA解决方案中心可用于解决与7系列器件相关的所有问题。无论您是使用7系列FPGA开始新设计还是解决问题,都可以使用7系列FPGA解决方案中心来指导您获取正确的信息。

无论您遇到的问题与实现锁定的问题有关,还是您的输出时钟上的抖动都超出预期,这个答案记录可以帮助您找到解决方案。

以下建议应始终通过任何时钟设计进行验证:

验证MMCM / PLL是否在数据表限制内运行

验证MMCM / PLL是否在7系列数据表限制内运行。在相应的7系列数据表中查找MMCM或PLL规范,该数据表可在以下位置找到:

http://www.xilinx.com/support/documentation/7_series_data_sheets.htm

输入时钟规范,VCO频率和输出规范在数据手册限制范围内非常重要。超出这些限制的操作可能会导致意外行为,并可能导致PLL / MMCM根本无法运行。

验证输入时钟的抖动量

MMCM和PLL对输入时钟允许的抖动有最大限制。此信息也在数据表中。请务必查看振荡器制造商提供的抖动数据表规格,并使用示波器验证此数字。进行测量时,确保使用适当的示波器和探头类型进行精确测量非常重要。始终在FPGA的引脚处进行测量(如果您的电路板设计不允许,则尽可能靠近引脚)。

使用时钟向导估算输出时钟抖动

时钟向导可用于生成MMCM / PLL时钟配置。它在CORE Generator中可用。该向导还将估计此系统中输出时钟的抖动量。请注意,这仅是估算值,实际值可能大于或小于此值。另外,请记住,如果设计发生大量切换,则可能会导致时钟上出现更多输出抖动。

以下是您可以尝试的建议列表,这些建议可能有助于调试常见的时钟问题:

将bandwidth属性设置为适当的选项

如果MMCM / PLL需要低抖动输出时钟,请使用LOW的BANDWIDTH设置。这将减少输出时钟的抖动量,但会增加MMCM / PLL的输出时钟的静态偏移。如果输出时钟上的抖动量对系统不重要,请将其设置为OPTIMIZED。

探测FPGA电源

MMCM / PLL均由FPGA的VCCAUX电源供电。如果FPGA电源有噪声,这可能会导致FPGA功能出现问题。获取VCCINT,VCCAUX和GND平面的示波器镜头,并监视电源层上是否存在电压噪声。如果电源上有很多噪声,请确认遵循了去耦电源的建议。 7系列FPGA PCB设计和引脚规划用户指南中提供了这些建议:

http://www.xilinx.com/support/documentation/user_guides/ug483_7Series_PCB.pdf

尝试运行仅包含MMCM / PLL设计的测试用例

隔离设计的各个部分以验证特定部件的核心功能是否有效通常是个好主意。如果MMCM / PLL仅在设计与MMCM / PLL隔离时才能正常工作,那么其他原因可能导致问题。通过减少设计,您应该使用示波器监视电源层和输出时钟,以查看行为是否发生变化。如果输出时钟/电源层上的噪声/抖动量随着设计的减少而显着提高,那么您可以得出结论,设计中的某些内容会导致问题。以下是一些可能有用的事情:

  • 检查设计中的同步开关输出(SSO)编号,确保它们不违反我们的建议
  • 尝试将MMCM / PLL移动到远离密集结构切换的其他位置
  • 如果您设计的大部分时钟位于同一时钟边沿,则可能会因瞬时电流消耗而导致电源或接地层出现尖峰。尝试将设计的某些部分移动到相移时钟,以更均匀地分配设计中的当前需求
  • 提高板级功率去耦,有助于降低电源噪声

如果在完成建议后仍有问题,请使用Xilinx技术支持打开WebCase:

http://www.xilinx.com/support/clearexpress/websupport.htm

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提问于 2018-07-31 15:07:36 +0800

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