Spartan-6 FPGA设计助手 - 使用Block RAM CORE Generator和FIFO CORE Generator设置用于HDL代码的块

描述

ThisAnswer Record提供有关如何使用IP生成的CORE Generator软件设置Block RAM或FIFO的信息。

注意:本答复记录是XilinxSpartan-6 FPGA解决方案中心(Xilinx答复44744)的一部分.XilinxSpartan-6 FPGASolution中心可用于解决与Spartan-6器件相关的所有问题。您是否正在使用Spartan-6 FPGA开始新设计或解决问题,使用Spartan-6 FPGA解决方案中心指导您获取正确的信息。

如果需要在设计中直接实例化块RAM或FIFO块,可以使用CORE Generator工具。有关如何使用Block RAM Generator或FIFO Generator IP内核的更多信息,请参阅下面列出的每个IP内核的相应数据表:

在CORE Generator工具中生成这些核心之一后,核心包含一个实例化模板(verilog的.veo文件,vhdl的.vho文件),您可以使用该模板将核心实例化为HDL代码。
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提问于 2018-07-31 15:06:19 +0800

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