7系列FPGA设计助手 - 排除Block RAM和FIFO相关问题

描述

以下答案记录将指导您解决与7系列Block RAM和FIFO相关的问题。

注意:本答复记录是Xilinx 7系列FPGA解决方案中心(Xilinx答复46370)的一部分 。 Xilinx 7系列FPGA解决方案中心可用于解决与7系列器件相关的所有问题。无论您是使用7系列FPGA开始新设计还是解决问题,都可以使用7系列FPGA解决方案中心来指导您获取正确的信息。

请参考以下建议,以获取可用于帮助调试与7系列Block RAM或FIFO相关的问题的建议:

  • 请参阅7系列内存资源用户指南,并验证您对Block RAM或FIFO块的使用是否合法配置( http://www.xilinx.com/support/documentation/user_guides/ug473_7Series_Memory_Resources.pdf
  • 运行设计的行为仿真并验证Block RAM或FIFO的正确功能。
  • 运行后PAR时序仿真并验证正确的功能。如果此处发生故障,则可能无法正确约束您的设计。
  • 还要检查时序报告,以确保所有控制信号都得到适当的约束和同步。有关Xilinx FPGA设计时序的更多信息,请查看Xilinx时序解决方案中心(Xilinx答复40832)
  • 将ChipScopeanalyzer插入您的设计并探测FIFO或Block RAM的所有端口。 ChipScope分析仪可用于探测结构中的部分设计,并在硬件中实时查看这些信号。有关ChipScope工具的更多信息,请访问ChipScope产品页面: http://www.xilinx.com/tools/cspro.htm

如果您的设计中仍存在Block Ram或FIFO问题,请通过http://www.xilinx.com/support/clearexpress/websupport.htm打开Xilinx技术支持的Webcase。

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-31 15:05:22 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它