Spartan-6 FPGA设计助手 - 使用SRL来节省资源

描述

本答复记录讨论了如何使用移位寄存器查找表(SRL)来帮助节省结构中的资源。

注意:本答复记录是XilinxSpartan-6 FPGA解决方案中心(Xilinx答复44744)的一部分.XilinxSpartan-6 FPGASolution中心可用于解决与Spartan-6器件相关的所有问题。您是否正在使用Spartan-6 FPGA开始新设计或解决问题,使用Spartan-6 FPGA解决方案中心指导您获取正确的信息。

Spartan-6 FPGA中的移位寄存器最适合在SLICEM中实现。 SLICEM函数发生器也可以配置为32位移位寄存器,而无需使用片中可用的触发器。以这种方式使用,每个LUT可以将串行数据延迟1到32个时钟周期。 shiftinD和shiftoutQ线级联LUT以形成更大的移位寄存器。因此,SLICEM中的四个LUT可以级联,以产生长达128个时钟周期的延迟。也可以将移位寄存器组合在一个以上的SLICEM上。

需要延迟或延迟补偿的应用使用这些移位寄存器来开发有效的设计。移位寄存器在同步FIFO和内容可寻址存储器(CAM)设计中也很有用。

复位不应该用在设计中的移位寄存器上,因为这需要SLICEM SRL周围的附加逻辑,这会降低性能并增加实现移位寄存器所需的逻辑量。

有关在设计中使用SRL的更多信息,请参阅HDL编码实践中的 SRL 以加速设计性能白皮书 (WP231):
http://www.xilinx.com/support/documentation/white_papers/wp231.pdf

另请参考Spartan-6 FPGA CLB用户指南 (UG384):

http://www.xilinx.com/support/documentation/user_guides/ug384.pdf

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提问于 2018-07-31 15:05:10 +0800

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