MIG 7系列DDR3L - RESET#建议符合JEDEC标准要求

描述

该答复记录包括应遵循的特定RESET#指南,以确保在使用DDR3L MIG 7系列FPGA设计时满足JEDEC要求(VIL / VIH = 20%/ 80%/ VCCO)。

注意:此答复记录是Xilinx MIG解决方案中心(Xilinx答复34243)的一部分 。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除,都可以使用MIG解决方案中心来指导您获取正确的信息。

准则如下:

  1. RESET#引脚使用SSTL135。
  2. 复位#的SSTL135信号不得终止于Vtt(0.65V)。
  3. 复位#的SSTL135信号不得使用强于4.7K欧姆的外部下拉电阻值。

此信息将添加到7系列MIG用户指南 (UG586)中。
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提问于 2018-07-31 14:58:17 +0800

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