MIG 7系列DDR2 / DDR3 - Synplicity无法编译VHDL设计

描述

找到版本: v1.5
已解决的版本和其他已知问题:请参阅(Xilinx答复45195)

Synplicity无法编译MIG 7系列DDR2 / DDR3 VHDL设计。

收到以下错误消息:

@E:CD629:“。/ mig_7series_v1_5 / user_design / rtl / phy / ddr_phy_top.vhd”:625:5:625:6 |无法评估通用ctl_bank

这是Synplify Pro VHDL编译器的一个问题,计划在未来版本的Synplify中修复。

Synplify没有解决方法,因此如果需要VHDL设计,则必须使用XST作为解决方法。
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提问于 2018-07-31 14:56:23 +0800

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