MIG 7系列DDR3 - 多控制器设计可能会在某些配置中失败

描述

找到版本: v1.5
已解决的版本和其他已知问题:请参阅(Xilinx答复45195)

5个或更多控制器的Virtex-7 FPGA多控制器设计可能仅在某些配置中失败。

可以看到以下时间失败:

Slack(设置路径): - 0.221 ns(要求 - (数据路径 - 时钟路径偏移+不确定性))
源:u_mig_7series_v1_4 / c0_u_memc_ui_top_std / mem_intfc0 / ddr_phy_top0 / u_ddr_mc_phy_wrapper / u_ddr_mc_phy / ddr_phy_4lanes_2.ddr_phy_4lanes / ddr_byte_lane_A.ddr_byte_lane_A / of_pre_fifo_gen.u_ddr_of_pre_fifo / rd_ptr_0(FF)
目的地: u_mig_7series_v1_4 / c0_u_memc_ui_top_std / mem_intfc0 / ddr_phy_top0 / u_ddr_mc_phy_wrapper / u_ddr_mc_phy / ddr_phy_4lanes_2.ddr_phy_4lanes / ddr_byte_lane_A.ddr_byte_lane_A / out_fifo(RAM)


三个或更多控制器的Artix-7 FPGA多控制器设计可能仅在某些配置中失败。

可以看到以下时间失败:

源:u_mig_7series_v1_4 / c1_u_memc_ui_top_std / mem_intfc0 / ddr_phy_top0 / u_ddr_mc_phy_wrapper / u_ddr_mc_phy / ddr_phy_4lanes_0.ddr_phy_4lanes / ddr_byte_lane_D.ddr_byte_lane_D / dq_gen_40.if_post_fifo_gen.u_ddr_if_post_fifo / rd_ptr_0(FF)

目的地: u_mig_7series_v1_4 / c1_u_memc_ui_top_std / u_ui_top / ui_rd_data0 / not_strict_mode.rd_buf.rd_buffer_ram [0] .RAM32M0_RAMC_D1(RAM)

大多数多控制器配置都满足时序要求,但目前上述配置目前尚无解决方法。
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提问于 2018-07-31 14:55:25 +0800

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