MIG 7系列RLDRAM II - 缺少PHASER_IN约束会导致Placer错误

描述

找到版本 :v1.5
已解决的版本和其他已知问题:请参阅(Xilinx答复45195)

在Vivado放置期间,MIG 7系列RLDRAM II设计可能会出现以下错误和严重警告:

错误:[Place-370]找到了一个无约束的Phaser实例。必须将Phaser实例及其关联的IO逻辑LOC限制在合法站点位置才能成功放置。检查是否正确使用了所有核心约束,或者为以下实例手动添加LOC约束。

无约束的Phaser实例:
Inst'PHASER_IN_inst.phaser_in'

严重警告:[EDIF-96]无法解析文件'/proj/mig_7series_v1_5/user_design/rtl/phy/qdr_rld_byte_group_io.v'中定义的非原始黑盒子单元'qdr_rld_byte_group_io_parameterized1',实例化为'qdr_rld_byte_group_io'。

当数据放在字节组T1和T2上时,数据宽度为18或36的x18部件存在此问题,并且未为数据选择T0和T3。

在此配置中,MIG将写时钟(DK / DK#)分配到T0或T3字节组,MIG RTL为该字节组编码PHASER_IN。

XDC约束文件中缺少此PHASER_IN约束,并且仅在Vivado流中导致放置错误。

要解决此问题,必须手动将PHASER_IN约束放入XDC约束文件中。
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提问于 2018-07-31 14:54:48 +0800

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