Vivado DSP工具 - 用于DSP 2012的系统生成器 - 为什么在具有多个独特SysGen子模块的设计中,针对引脚位置和约束的严格警告?

描述

如果模型与另一个模型一起实例化,则即使约束语法在单个模型的XDC文件和两个唯一模型中完全相同,也会给出关于引脚的严重警告。

每个Pin Loc都会出现严重警告,类似于以下内容:

[PlanAhead 1398]没有顶级端口直接连接到引脚'clk',返回引脚匹配单元'u_mac_fir'的模式'clk'。 [ “C:\ ATEST \ V2012_1 \ p.15xc \ VHDproj \ VHDproj.srcs \ sources_1 \ DSP \ PinsLocked \ SYSGEN \ mac_fir_cw.xdc”:16]

[Netlist 69]无法设置属性“LOC”,因为“pin”类型的对象不存在该属性。 [ “C:\ ATEST \ V2012_1 \ p.15xc \ VHDproj \ VHDproj.srcs \ sources_1 \ DSP \ PinsLocked \ SYSGEN \ mac_fir_cw.xdc”:16]

但是,对于多个唯一模型和单个模型案例,XDC约束完全相同。

例如:

set_property LOC AF16 [get_ports clk]
set_property LOC AD14 [get_ports {data_in1 [1]}]
set_property LOC AD15 [get_ports {data_in1 [0]}]
set_property LOC AD16 [get_ports {data_in2 [1]}]
set_property LOC AD17 [get_ports {data_in2 [0]}]

LOC约束应该只放在顶级XDC文件中。

有关其他版本的System Generator for DSP发行说明,请参阅(Xilinx答复29595)

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提问于 2018-07-31 14:43:52 +0800

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