ModelSim - 致命:(vsim-3729)用于混合语言PCIe示例设计

描述

在ModelSim中运行PCIe示例设计的功能仿真时会出现以下错误。

正在加载unisim.mmcme2_adv(mmcme2_adv_v)
#**致命:(vsim-3729)通用“clkfbout_use_fine_ps”的值?(1095521093)超出范围false(0)到true(1)。
#Time:0 ps Iteration:0实例:/ pcie_rc_rp_testbench_modified / rp / sim_ver20 / reggen_to_pcie_rc_for_sim_2 / xilinx_rc_sel / xilinx_pcie_rc_modified_sel / gt_top_i / pipe_wrapper_i / pipe_clock_int / pipe_clock_i / mmcm_i文件:/eva/fpga/xilinx/13.4/ISE_DS/ISE/vhdl/src /unisims/primitive/MMCME2_ADV.vhd行:125
加载设计时出现致命错误

为什么会发生这种情况,我该如何解决?

由于混合语言设计中的库加载顺序不正确,可能会发生范围不匹配。

例如,您可以将语言设置为VHDL,并且仿真需要编译VHDL和Verilog源文件。

在生成的ModelSim仿真脚本(simulate_mti.do)中,在unisim之前,订单应该是unisims_ver。

vlog -work work -sv + incdir + .. / .. / source \
+定义+仿真\
$ env(XILINX)/verilog/src/glbl.v \
-f board_vlog.f

vcom -work work -f board.f

vsim -voptargs =“+ acc”+ notimingchecks -L work \
-L unisims_ver -L unimacro_ver \
-L unisim -L unimacro -L secureip -t“1ps”\
glbl \
work.board

如果您使用自己的脚本并且首先指定“-L unisim”,则会发生错误。

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提问于 2018-07-31 14:40:10 +0800

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