FIFO Generator v9.1-ISE 14.1 / VIVADO 2012.1 - ISE的发行说明和已知问题

描述

本发行说明和已知问题答复记录适用于ISE 14.1软件中发布的FIFO Generator v9.1 Core,包含以下信息:

本文包含以下部分:

1.简介
2.新功能
2.1 ISE
2.2 Vivado
3.支持的器件
3.1 ISE
3.2 Vivado
4.已解决的问题
4.1 ISE
4.2 Vivado
5.已知问题
5.1 ISE
5.2 Vivado
6.技术支持

有关安装说明,一般CORE Generator已知问题和设计工具要求,请参阅“IP版本说明指南”:
http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

1.引言

有关此核心的IP安装说明的最新更新,请访问:
http://www.xilinx.com/products/ipcenter/FIFO_Generator.htm

对于系统要求:
http://www.xilinx.com/ipcenter/coregen/ip_update_system_requirements.htm

该文件包含Xilinx LogiCORE IP FIFO Generator v8.4解决方案的发行说明。有关最新的核心更新,请参阅产品页面:
http://www.xilinx.com/products/ipcenter/FIFO_Generator.htm

2.新功能

2.1 ISE
- ISE 14.1软件支持
- 防御等级Virtex-7Q,Kintex-7Q,Artix-7Q和Zynq-Q,防御等级低功率Kintex-7QL和Artix-7QL,以及汽车Zynq器件支持
- AXI FIFO的数据宽度支持高达4096
- 支持可编程的Full / Empty标志作为AXI FIFO的边带信号

2.2 Vivado
- 2012.1软件支持
- 防御等级Virtex-7Q,Kintex-7Q,Artix-7Q和Zynq-Q,防御等级低功率Kintex-7QL和Artix-7QL,以及汽车Zynq器件支持
- AXI FIFO的数据宽度支持高达4096
- 支持可编程的Full / Empty标志作为AXI FIFO的边带信号

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3.支持的器件

3.1 ISE
此版本的核心支持以下器件系列。

所有7系列器件
Zynq-7000器件
所有Virtex-6器件
所有Spartan-6器件
所有Virtex-5器件
所有Spartan-3器件
所有Virtex-4器件
3.2 Vivado
所有7系列器件
Zynq-7000器件

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4.解决的问题

4.1 ISE
- N / A.

4.2 Vivado
- N / A.

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5.已知问题

5.1 ISE

以下是此核心在发布时v9.1的已知问题:

1.导入XCO文件会改变XCO配置
说明:在FIFO Generator GUI中,将XCO文件(独立时钟,分布式存储器配置)导入Virtex-4 CORE Generator项目后,如果FIFO类型更改为第1页中的“独立时钟,内置FIFO”,第2页没有正确提供读时钟频率和写时钟频率选项。

CR 467240
AR 31379

2.无法保证第一次写入公共时钟内置FIFO后的状态标志
描述:当使用具有异步复位的公共时钟内置FIFO配置用于Virtex-6 FPGA时,在第一次写入后无法保证FIFO状态标志的正确行为。
解决方法:要解决此问题,请将重置的下降沿同步到RDCLK / WRCLK。

有关更多信息和其他解决方法,请参阅答案记录41099。

5.2 Vivado
- N / A.

技术支持

要获得技术支持,请在www.xilinx.com/support上创建WebCase。问题将发送给使用此产品的专业团队。

Xilinx根据核心文档中描述的指南使用时,为使用本产品提供技术支持,并且不能保证本产品的时序,功能或支持不适用于不遵循指定准则的设计。
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提问于 2018-07-31 14:39:51 +0800

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