MIG 7系列DDR3 / DDR2 - 由于逻辑放置不正确,某些配置无法满足时序要求

描述

找到版本:v1.5
已解决的版本和其他已知问题:请参阅 (Xilinx答复45195)

在某些MIG 7系列DDR3 / DDR2配置中,某些逻辑未置于正确的时钟区域内。

这会导致过多的净延迟进入某些硬块(例如OUT_FIFO)。

这是与放置算法有关的问题,而不是与MIG设计本身有关的问题。

要解决此问题,用户可以手动设置AREA_GROUP约束以强制布局器将逻辑放在同一时钟区域内,或者可以设置以下环境变量:

PL_DLYPENALTY = 1500

有关如何设置环境变量的说明,请参阅(Xilinx答复11630)

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提问于 2018-07-31 14:27:02 +0800

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