MIG 7系列 - 使用ISIM和Vivado仿真器时,VHDL设计无法仿真

描述

找到版本:v1.6
已解决的版本和其他已知问题:请参阅(Xilinx答复45195)

MIG 7系列VHDL设计包含混合VHDL和Verilog模块,这些模块在尝试跨模块传递参数时会导致ISIM和Vivado仿真器出现问题。

您可能会注意到ISIM / Vivado Simulator在编译过程中出现错误的错误消息。这已经针对Vivado仿真器进行了修复。

修订记录
07/25/2012 - 初始版本

编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-31 14:26:37 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它