MIG 7系列RLDRAM II - 当设置为突发长度8(BL = 8)时,流程发生器可能会发生数据不匹配错误

描述

找到版本:v1.5
已解决的版本和其他已知问题:请参阅(Xilinx答复45195)

当设置为BL = 8时,仿真MIG 7系列RLDRAM II设计时可能会发生数据不匹配错误。在写入命令但流程生成器(TG)继续并发送下一个命令之前,用户界面(UI)FIFO已满的情况可能发生。由于前一命令未正确写入,因此比较逻辑稍后会检测到读取数据不匹配错误。

这仅影响MIG流程生成器而不影响其他用户设计。由于没有可用的解决方法,所有受影响的用户都需要升级到最新版本的MIG。

修订记录
07/25/2012 - AR的首次发布
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提问于 2018-07-31 14:25:51 +0800

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