2012.2 Vivado - 在Vivado集成设计环境中查看的INIT属性以Verilog格式显示，与项目设置无关

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描述

无论是否在项目设置中选择了 VHDL或Verilog， PlanAhead和Vivado INIT属性值都以Verilog格式显示。

例如，Flip-Flop INIT值在Netlist Instance Attributes面板中显示为1'b0或1'b1。

解

LUT INIT属性值设计为以Verilog格式显示，并且与项目的所选HDL语言无关。

由于客户的反馈，在Vivado 2012.3中，INIT值的格式已更改为更通用的格式，与特定的HDL语言无关。