MIG Virtex-5 DDR2双列 - 在切换排序时发出错误的预充电导致数据错误

描述

发现Virtex-5 DDR2双列设计在排序之间切换时会错误地发出预充电。由于控制器错误地发送预充电,因此不会将激活发送到关闭位置,从而导致仿真和硬件中的数据错误。这个问题将出现在Virtex-5双列设计的所有MIG版本中。

发现的问题在控制器逻辑的库管理逻辑内。已经确定并进行了全面测试。此处显示问题和后续修复:

50858.JPG



可以从此答复记录底部的链接下载修复和相应的说明。

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提问于 2018-07-31 14:23:49 +0800

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