Synplify如何处理和注释I / O的OFFSET约束到UCF？

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有关此主题的更多信息，请参阅SolvNet Doc 026883。

Synplify Pro支持以输入/输出延迟的形式指定I / O偏移约束。

这些约束在位置和路径工具的.ucf文件中作为偏移输入/输出正向注释。

但是，.sdc文件中指定的值与.ucf文件的正向注释值之间存在差异。

前缀注释到.ucf文件的偏移值与.sdc文件中指定的I / O延迟值不同。

Xilinx的偏移计算：

偏移可以通过两种方式指定：偏移前和后偏移。

类似地，偏移量可以定义为之前的偏移量和偏移量。

'之前'表示在目标的捕获边缘之前。

'after'表示在源的启动边缘之后。

在前/后定义偏移IN / OUT：

Oia - Offset-in，此后是输入器件到FPGA输入引脚的延迟

Oib - 偏移，在此之前是从FPGA输入引脚/焊盘到主输入f / f的延迟。

Ooa - 偏移之后是从主输出f / f到输出引脚/焊盘的延迟。

Oob - 偏移之前是FPGA输出引脚/焊盘到输出器件的延迟。

从输入器件到FPGA的数据具有一个时钟周期的可用时间。

为了满足输入/输出的时间要求：
Oib + Oia =时钟周期 - （1）
Oob + Ooa =时钟周期 - （2）

输入到.sdc文件中的偏移值在（Oia）之后偏移，在（Oob）之前偏移。

转发到.ucf文件的值在（Oib）之前偏移，在（Ooa）之后偏移。

因此，Oib和Ooa的价值从Oia和Oob计算如下：
Oib =时钟周期 - Oia - （3）
Ooa =时钟周期 - Oob - （4）

这是输入到.sdc文件中的值与向前注释到.ucf文件的值不同的原因。

两者都是等价的，但以不同的方式表达。

注意，当输入/输出是上升沿触发时，上述情况属实。

实践观察：

时钟周期= 12ns

SDC约束：

define_input_delay -default 5.00 -route 0.00 -ref {clk：r}
define_output_delay -default 5.00 -route 0.00 -ref {clk：r}

UCF约束：

OFFSET = OUT：7.000：clk之后;
OFFSET = IN：7.000：在clk之前;

因此，等式（3）可以写成，

Oib + Yns =时钟周期 - Oia so
Oib =时钟周期 - Oia - Y - （5）

对于抵消：

考虑在相对于时钟'Clk'指定的X ns（Ooa）之后的偏移量。

现在，如果'Clk'被延迟或相移右移Y ns（Clk_dly），则发送器处的触发边缘移动Y ns接近接收器处的触发边缘，使得新的Ooa变为Ooa -Y ns。