MIG 7系列DDR2 / DDR3 - 仅限PHY设计指南

描述

此答复记录提供PDF格式的可下载的MIG 7系列DDR2 / DDR3 PHY仅设计指南 ,以增强其可用性。答案记录是基于Web的内容,在新信息可用时经常更新。访问此答复记录以获取最新版本的PDF。

注意:此答复记录是Xilinx MIG解决方案中心(Xilinx答复34243)的一部分 。 Xilinx MIG解决方案中心可用于解决与MIG相关的所有问题。无论您是使用MIG开始新设计还是对问题进行故障排除,都可以使用MIG解决方案中心来指导您获取正确的信息。

请下载本解决方案末尾附带的MIG 7系列DDR2 / DDR3 PHY专用设计指南 (PDF)。

MIG 7系列DDR3 / DDR2 LogiCORE IP作为全存储器接口设计提供,具有物理层(PHY),高效存储器控制器和用户接口模块。所有块都作为HDL源代码提供。通常,完整的7系列MIG DDR3 / DDR3设计满足或超过客户的存储器设计要求。但是,某些应用程序可能会受益于专门为目标访问模式设计的自定义控制器。在这些情况下,Xilinx支持使用MIG 7系列IP的仅PHY部分与自定义控制器连接。此答复记录提供了将自定义控制器连接到MIG 7系列PHY设计的必要信息。

修订记录:
02/05/2014 - 更新了PDF附件
02/12/2013 - 更新了PDF附件
11/12/2012 - 更新了PDF附件
09/11/2012 - 初始版本

附件

相关附件

名称文件大小文件类型
Xilinx答复记录51204 - 仅限MIG 7系列DDR2 / DDR3 PHY设计 645 KB PDF
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-07-31 14:18:18 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它