PlanAhead - 如何将PlanAhead HDL目标语言从Verilog更改为VHDL,反之亦然?

描述

如何为PlanAhead项目更改目标语言(VHDL到Verilogor,反之亦然)?

有两种方法可以做到这一点。

1.在“ 添加源”窗口中创建新项目时,您可以更改目标语言 ,如下所示:

ar_PA.png

2.在项目设置中 ,更改目标语言 ,如下所示:

ar_PA2.png

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提问于 2018-07-31 14:18:05 +0800

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